是德科技在“Chiplet PHY Designer 2025”中扩展了对芯片级互连标准的支持
- 引入了对最新互连标准的支持，包括通用芯片互连快车™（UCIe™）2.0 和开放计算项目“线束”（BoW）。
- 强化了是德科技基于EDA标准的解决方案，支持针对人工智能和数据中心应用量身定制的高速数字芯片片设计。
SANTA ROSA, Calif. January 21, 2025
是德科技公司（Keysight Technologies, Inc.，纽约证券交易所代码：KEYS）今日宣布推出Chiplet PHY Designer 2025，这是该公司专为人工智能和数据中心应用量身定制的最新高速数字芯片级模块设计解决方案。 这款增强版软件引入了针对通用芯片片互连快车™（Universal Chiplet Interconnect Express™，简称UCIe™）2.0标准的仿真功能，并新增了对开放计算机项目“线束”（Bunch of Wires，简称BoW）标准的支持。作为一款进阶 、系统级芯片片设计及芯片间（D2D）设计解决方案，Chiplet PHY Designer能够实现硅前 级验证，从而简化流片流程。
随着人工智能和数据中心芯片日益复杂，确保芯片片（chiplets）之间的可靠通信对性能至关重要。业界正通过UCIe和BoW等开放的新兴标准来应对这一挑战，这些标准定义了在进阶 2.5D/3D或层压/进阶 封装内芯片片之间的互连方式。通过采用这些标准并验证芯片片的合规性，设计人员为不断发展的芯片片互操作性生态系统做出了贡献，从而降低了半导体开发中的成本和风险。
Chiplet PHY Designer 2025 的主要优势：
- 确保互操作性：验证设计是否符合UCIe 2.0和BoW标准，从而实现进阶 封装生态系统之间的无缝集成。
- 加快产品上市时间：自动完成仿真和合规性测试的设置（例如电压传递函数（VTF）），从而简化芯片片段的设计工作流程。
- 提高设计精度：深入分析信号完整性、比特误码率（BER）和串扰，从而降低因硅片重制而产生的高昂成本风险。
- 优化时钟设计：支持进阶 时钟方案分析，例如四分之一速率（QDR），以实现高速互连中的精确同步。
是德科技EDA部门高速数字业务负责人李熙秀表示：“一年前，是德科技EDA推出了Chiplet PHY Designer——这是业界首款硅前 验证工具，可提供深入的建模和仿真能力；这使芯片片（chiplet）设计人员能够在流片前快速、准确地验证其设计是否符合规范。 最新版本不仅紧跟UCIe 2.0和BoW等不断演进的标准，还引入了新功能，例如QDR时钟方案以及针对单端总线的系统级串扰分析。使用Chiplet PHY Designer的工程师不仅能节省时间，还能避免代价高昂的返工，确保其设计在投产前就满足性能要求。 Alphawave Semi等早期采用者证实，Chiplet PHY Designer能够确保其芯片级客户所使用的2.5D/3D解决方案实现无缝运行和互操作性。”
请在DesignCon上参观Chiplet PHY Designer展台
2025年1月29日至30日，是德科技将在圣克拉拉会议中心DesignCon展会的1039号展位展示Chiplet PHY Designer。
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