展会
消除高速数字设计中的不确定性——逐层推进
当高速链路性能不佳时，如何判断问题出在发射端、接收端、信道、测量设置还是可用工作裕度上？
随着数据速率的提高，识别性能瓶颈的真正根源变得越来越困难。信号完整性受损、信道效应、测量设置的局限性以及设计裕度的缩小，都可能导致出现意料之外的行为。无论您是在分析眼图、分离抖动分量、表征信道、关联测量结果，还是排查间歇性链路故障，面临的挑战往往都是一样的：区分症状与根本原因。
今年10月，我们将邀请是德科技的数字领域专家前往慕尼黑，举办一场实践研讨会，探讨在PCIe、以太网和汽车级SerDes应用中，针对根本原因分析、通道特性分析、测量相关性及裕度分析等领域的成熟方法。通过实际案例，您将了解工程师如何更深入地洞察系统行为，并增强在设计、验证和调试决策中的信心。
无论您是在开发新一代 PCIe 系统、验证汽车级 SerDes 链路，还是排查棘手的信号完整性问题，本次研讨会都将为您提供可立即付诸实践的实用见解。点击此处查看各场次详情，并注册领取本次为期一天活动的免费入场券。除了主题演讲外，您还可以在休息时间和会议结束时，直接与是德科技专家交流，探讨您在设计、验证和故障排查方面遇到的挑战。
从事高速数字系统设计、验证、测试和故障排除工作的工程师，包括信号完整性工程师、硬件设计师、验证与测试工程师、系统架构师以及合规性工程师，他们主要处理 PCIe、以太网、汽车级串行数据接口（SerDes）、PAM4、NRZ 及其他高速串行接口相关的工作。