利用 SSN 感应抖动模型和统计方法精确估计 DDR4 裕量

利用 SSN 感应抖动模型和统计方法精确估计 DDR4 裕量

作者：是德科技 Hee-Soo LEE、Cindy Cui、Heidi Barnes 和 Luis Boluna

摘要

在系统设计中，由于需要在超低比特误码率下准确预测随机抖动，所以统计方法变得倍受青睐，DDR4 就是一个例子。这种方法的局限性在于，由于统计方法假设系统为时不变，所以不能对开关输出噪声（SSO）/同步开关噪声（SSN）导致的电压噪声建模。本文提出了一个新的解决方案，从通过瞬态仿真计算得到的电压噪声中提取抖动模型，然后将其用于统计分析中的精确时间预测和电压裕量计算。我们还提供了测量数据来验证该方法。

作者简历

• Hee-Soo LEE 为是德科技 EEsof EDA 事业部的应用总工程师，负责 SI/PI/3D-EM 业务。自 1989 年以来，他先后在是德科技、安捷伦和惠普担任不同的职位，包括现场应用工程师、咨询业务经理和营销应用工程师。在此之前，他曾在 Daeryung Ind 公司担任射频/微波电路设计工程师一职。他在射频、微波和高速设计领域，拥有超过 28 年的设计和仿真经验。他毕业于韩国航空大学，并获得电气工程专业学士学位（BSEE）。
• Cindy Cui 为是德科技 EEsof 事业部的应用工程师。她获得天津大学微电子专业硕士学位。她在是德科技从事高速数字、RFIC 设计和器件建模工作，拥有 6 年多的服务和支持经验。她主要专注于 DDR4 设计、PCIe、IBIS建模，以及仿真与测量之间的关联。在加盟是德科技之前，Cindy 曾在 Cadence 工作，担任过四年的 Cadence仿真平台应用工程师。
• Heidi Barnes 在是德科技 EEsof EDA 事业部担任高速数字应用高级应用工程师。她的近期工作包括电磁、瞬态和通道仿真器的应用，旨在解决高速 SERDES 和并行总线通信链路的挑战。她过去的经验包括：在爱德万株式会社旗下的惠瑞捷公司从事 ATE 测试夹具信号完整性测试工作 6 年 ，在安捷伦科技负责射频/微波微电路封装工作 6 年，在航空航天行业为美国国家航空航天局（NASA）工作过 10 年。Heidi 于 1986 年从加州理工学院毕业，并获得电气工程专业学士学位。2012 年，她加入是德科技 EEsof 事业部。
• Luis Boluña 为是德科技的高级应用工程师，负责高速数字系统和测试验证工作。他在测量和仿真高速 SerDes体系结构和背板设计方面拥有十分丰富的经验。他还从事过信号完整性和混合信号电路设计工作。他曾在硅谷工作过大约 23 年，先后任职思科系统公司、Rambus 公司、微软公司和美国国家半导体公司。他的研究领域是高速设计的系统设计、可测试性、仿真和验证。

引言

由于数据速率（或开关速度）日益提高，同时电源电压不断降低，DDR 存储器设计工程师始终面临着增加系统噪声裕量的挑战。形成噪声的主要因素有几个，如反射、串扰、发射、地弹和 VCC 下降。尽管形成噪声的原因各有不同，但它们之间也相互关联，是需要解决的固有难题。与 SerDes 设计相比，DDR4存储器设计采用单端信令，并包含多个数据线路。在开关切换具有相同时钟参考的所有数据线路时，串扰可能成为严重的噪声问题，因为开关切换信号很容易通过感应和电容耦合以及共享地面回波路径的方式，耦合到附近的电路、穿透封装和电源。这一特性本质上来说主要是线性时不变（LTI）的，使用一个准确表现它们之间耦合的模型，可以很容易捕获到。除了串扰之外，另一个重要的噪声因素是 Delta-I 噪声（或 di/dt 噪声）[1]，这是 DDR4 面临的一个显著的噪声问题。

同时切换电流将会在电源层和接地层上与频率相关的电抗阻抗发生相互作用，从而在配电网络（PDN）中引入噪声电压。这个噪声电压将会直接影响器件的前置驱动器电源电流，并因为幅度和时间抖动噪声而显著改变眼图尺寸。感应到的噪声电压有三个来源，第一个是 PDN 上的电流开关速度，第二个是 PDN 的感应电抗，第三个是流过的电流量。这是一个复杂的非线性时变现象。串扰和 Delta-I 噪声是 DDR4 设计中的主要噪声源，通常称为同时开关输出噪声（SSON）或 SSN [2]。对于 DDR4 系统（高达 3200 MT/s），由于单位间隔（UI）缩小，所以码间干扰（ISI）和随机抖动（RJ）感应时间裕量的不确定度不能忽略[3]。为了精确考虑 RJ 和 ISI 效应，JEDEC 在 DDR4 规范中引入了比特误码率为1e-16 时的全新 DQ 接收机一致性模板[4]。

全新的 DQ 一致性规范要求眼图在极低的误码率，即 1e-16 下打开，这对于基于模拟的设计方法形成一个新的挑战。传统的模拟方法基于类似 SPICE 的时域模拟技术。众所周知，瞬态卷积仿真可以高效地处理 S 参数级联、传输线路模型、SPICE 网表和 IBIS 文件。然而，由于仿真速度的原因，通过仿真几百万比特来计算超低比特误码率下的测量数据仍然不实际。在图 2 中您可以看到，由于符号间干扰（ISI）和随机抖动（RJ）而导致的眼图缩小，在低数据速率（800 Mb/s）下相对较小。然而，在 3200 Mb/s 数据速率系统中，由于 ISI 和 RJ 的影响，时间裕量减少 9% UI（15ps），即减少 103 到 1016 比特。这证明时域仿真即使使用几千个比特，也远不足以精确预测眼图在比特误码率为 1e-16 时打开的程度。典型的方法是提取仿真数据并推断时间和电压 bathtub曲线，但这种推断很大程度上依赖数据输入的质量。想要在超低比特误码率下精确进行抖动分离，并正确预测RJ，至少仍然需要几百万个比特。几百万比特无论是测量还是仿真都是可行的，而 1016 比特无论是从测量还是瞬态仿真角度来看都是不切合实际的。

DDR4 统计仿真方法

为了克服类似 SPICE 的时域仿真限制，统计仿真方法终于问世，这种方法已经成为 DDR4 设计必不可少的一环[5]。统计仿真方法流程如下。第一个流程是根据 IBIS 模型，表征或获取通道、发射机和接收机的脉冲响应。然后，使用统计方法计算概念上无限不重复比特码型的统计学分布，这样设计人员就能够直接在超低比特误码率下捕获眼图的概率分布，无需在任何指定的比特误码率下运行实际的比特序列 [6]。因此，它提供了一种极快的比特误码率等高线测量方法，甚至可以在几秒钟内就能获得 JEDEC DDR4 规范的 1e-16 等高线。

图 4 显示了仿真时间比较的示例，适用于简单的 1 字节（8 个 DQ 和 1 个 DQS）DDR4 版图前期通道模型。为了获得精确的 RJ 外推结果，类似 SPICE 的瞬态仿真需要运行至少 100 万个比特（1e-6 比特误码率），这需要花费 4587 秒的时间（使用 ADS 瞬态仿真器），与（采用 ADS DDR 总线仿真器的）统计仿真方法相比，仿真速度慢 350 倍。

利用统计仿真方法应对 SSN 挑战

正如我们在前面一节所讨论的，与类似 SPICE 的时域仿真方法花费的时间相比，采用统计分析方法，我们只需要极少的时间就能获得超低比特误码率等高线。由于与串扰相关的噪声因素是线性时不变（LTI）的，所以在脉冲响应表征流程中，统计仿真可以很好地仿真它。然而，另一个噪声因素 Delta-I 噪声是时变的。困难之处在于为计算超低比特误码率等高线而不得不使用统计仿真，但 SSN 的 Delta-I 噪声因素未考虑在内。为了解决这个难题，本文提出了一个实用、高效的 SSN 感应抖动和噪声模型提取方法。提取的抖动和噪声值将用于校正特定比特误码率和 JEDEC DQ 一致性模板下的眼图高度和宽度计算结果，从而正确反映眼图裕量。

利用瞬态仿真提取掩模校正因数

我们定义掩模校正因数 (MCF)，其中包括幅度和抖动噪声校正系数，为相同眼图宽度下，两个眼图高度之间的差值，一个包含 Delta-I 噪声影响，一个不包含。由于我们必须使用瞬态仿真来考虑 Delta-I 噪声，以精确提取掩模校正系数，因此首先需要确定有多少比特来进行仿真提取。如果增加比特数时，Delta-I 产生的幅度和抖动噪声增加量不多，我们就可以使用较少的比特来提取掩模校正系数。图 5 中的简易测试电路展示了这种理念，它是由发射机、接收机、PDN 模型和 VRM（电压调节器模块）电路的功率意识发射机/接收机 IBIS 模型组成。

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